Abstract : This report addresses the problem of improving the execution performance of saturated reduction loops on fixed-point instruction-level parallel Digital Signal Processors (DSPs). We first introduce ``bit-exact'' transformations, that are suitable for use in the ETSI and the ITU speech coding applications. We then present ``approximate'' transformations, the relative precision of which we are able to compare. Our main results rely on the properties of the saturated arithmetic.
Résumé : Ce rapport traite de la parallélisation des réductions saturées sur les processeurs DSP à arithmétique virgule fixe. Nous proposons das un premier temps des transformations "bit-exactes", appropriée aux applications de codage de parole ETIS et ITU. Puis, nous présentons plusieurs transformations "approchées", que nous comparons. Nos principales contributions sont basées sur les propriétés de arithmétique saturée.
